クロストークと結合

April 24, 2019 Lee Ritchey


クロストークや結合という言葉は、ある伝送線路から近くの伝送線路への電磁エネルギーの注入を表すために使用されます。基板でのクロストークは通常、同じレイヤー上に並んだ2つのトレース間、または隣接するレイヤーで重なり合った2つのトレース間で発生します。この結合エネルギーが被誘導トレースのノイズとなり、振幅が大きすぎると誤動作につながるおそれがあります。このノイズがどのようにトレース間を伝わるのか、またこれを防止する方法について説明します。

これらの概念のより応用されたアプリケーションについては、以下リンクのビデオを見て、AltiumDesigner®で単一および差動伝送線路のインピーダンスを計算する方法を学んでください。


クロストークと結合

クロストークや結合という言葉は、ある伝送線路から近くの伝送線路への電磁エネルギーの注入を表すために使用されます。基板でのクロストークは通常、同じレイヤー上に並んだ2つのトレース間、または隣接するレイヤーで重なり合った2つのトレース間で発生します。この結合エネルギーが被誘導トレースのノイズとなり、振幅が大きすぎると誤動作につながるおそれがあります。ここでは、このノイズがどのようにトレース間を伝わるのか、またこれを防止する方法について説明します。

図1は、並走する2つの伝送線路を示しています。上の伝送線路は切り替えを示しており、下の伝送線路は非アクティブです。被誘導線路に沿って2つの波形が表示されています。1つは誘導線路にドライバーがある方の端にあり、もう1つは反対側の端(遠端)にあります。2つの波形の形状が異なる点に注意してください。被誘導線路のドライバー側の波形は通常、「逆方向クロストーク」または「近端クロストーク」(NEXT)と呼ばれ、被誘導線路の遠端側の波形は「順方向クロストーク」または「縁端クロストーク」(FEXT)と呼ばれます。

2つの波形の正確な形状は、伝送線路の4つの端に何があるかによって異なります。考えられるのは、短絡、終端、開回路などです。この記事の末尾に示す参考文献1では、これらの終端が非誘導線路上の信号に与える影響について詳しく説明されています。この文献によると、両線路の縁端が開回路で、被誘導線路の近端が短絡である場合に最も悪影響が大きい「ワーストケース」になります。これはほとんどのCMOS回路の動作と同じです。このような条件から、被誘導線路上に見られる波形は図1に示すものに非常に近くなると考えられます。

ここでは、この「ワーストケース」条件を使用して分析を行っていきます。

 

並んだ2つの伝送線路による相互作用のスクリーンショット図1 並んだ2つの伝送線路による相互作用

 

図2から、クロストーク(順方向と逆方向)の2つの形状が、2本の伝送線路の並走距離の長さに応じて変わることがわかります。結合が長くなるにつれ、順方向クロストークは逆方向クロストークよりも緩やかに増加します。また、逆方向クロストークはあるポイントに達すると、それ以降は結合が長くなっても増加しません。このポイントは「臨界長」と呼ばれ、逆方向クロストークがそれ以上増加しなくなるか、飽和する長さです。

順方向クロストークは逆方向クロストークより大幅に緩やかに増加し、プリント回路では並走距離が短すぎるので重大な影響を及ぼす要因にはなりません。しかし、電話線は何メートルにも及んでいたので、このクロストーク形状は電話会社にとって大きな問題でした。ここからは、逆方向クロストークの抑制方法に焦点を合わせて説明します。

 

結合の長さと順方向および逆方向クロストークの関係のスクリーンショット

図2. 順方向および逆方向クロストークと結合の長さとの関係

 

並走する配線での逆方向クロストークの抑制方法

伝送線路が並走している場合に結合メカニズムを決定付けるのは電磁界の磁気コンポーネントです。線路が上下に重なり合っている場合は電界によって決まります。

逆方向クロストークの抑制方法として、これまでにいくつもの方法が提唱されていますが、ここでは以下を取り上げます。

  • 伝送線路が並走する距離の制限
  • 2本の伝送線路間への「ガードトレース」の注入
  • 影響を受けやすい信号の両側に対する「GND」ビア列の挿入

 

並走距離の制限

クロストーク抑制の最も一般的な方法は、2本の伝送線路の並走距離を制限することです。いくつかの基板配線ツールは、設計者が数値を入力することで、その長さ以上の配線を防止する機能を提供しています。この方法が機能するには、図2に示した臨界長よりも小さい値を入力する必要があります。並走距離が臨界長に達した後は、並走距離が伸びてもクロストークは増加しません。図3は臨界長と信号立ち上がり時間の関係をプロットしたものです。このグラフには、3つの誘電率(er)に対応する3つの曲線が示されています。er2はテフロンに、er3はほとんどのリボンケーブルに、er4は基板上のほぼすべての絶縁体に相当します。

立ち上がり時間が短くなると臨界長も短くなることが読み取れ、立ち上がり時間が1.4ナノ秒のとき臨界長は約15cm(6インチ)になります。配線ツールに設定された最大並走距離が3インチの場合、ほぼすべての設計で基板スペースやレイヤー不足を招くことなく、ほとんどの接続を配線できます。しかし、残念ながら、最近の集積回路で立ち上がり時間がそこまで遅いものはほぼありません。現在一般的な立ち上がり時間は、わずか100ピコ秒です。図3を見ると、100ピコ秒での臨界長は約1.5cm(0.5インチ未満)になります。このような立ち上がり時間での長さ制限はうまくいきません。スーパーコンピューター業界ではこのことはかなり以前からよく知られており、逆方向クロストークの抑制方法としては使用されてきませんでした。

臨界長と信号立ち上がり時間の関係のスクリーンショット

図3. 臨界長と信号立ち上がり時間の関係

 

長さを制限することでクロストークを抑制出来ないなら、ほかにどのような方法があるのでしょうか。

もう一度図2を見ると、臨界長に達した後は並走距離が伸びてもクロストークは増加しません。この時点でクロストークの大きさに影響するのは、最も近くにあるプレーンまでの高さとエッジ間の間隔という2つのパラメーターのみです。図4は、臨界長に達した後、最も近いプレーンより上の高さとエッジ間の間隔によってクロストークが変化する様子をグラフにしたものです。

 

逆方向クロストークとプレーン上の高さおよび分離ストリップラインとの関係のスクリーンショット

図4. 逆方向クロストークとプレーン上の高さおよび分離ストリップラインとの関係

 

図4のタイトルは「オフセンター」ストリップラインとなっています。つまり、伝送線路が2つのプレーン間にあるが、その中央からは外れていることを意味します。これは、1対のプレーン間に2つの信号層を持つ基板でよく見られる配置です。最も近いプレーン上の高さが小さくなるにつれ、クロストークがかなり減少しています。また、トレースが互いに離れている場合はより急速に減少しています。図5は、基板の外側にあるマイクロストリップライン信号層に対してこれらの値をプロットしたグラフです。

逆方向クロストークと高さの関係のスクリーンショット

図5. 逆方向クロストークとプレーン上の高さおよび分離マイクロストリップラインとの関係

 

                                      

ガードトレース

クロストークを抑制する方法として伝送線路間に「ガードトレース」を挿入することを推奨する経験則が数多くありますが、もしこの方法がうまくいくなら、その理由はどこにあるのでしょうか。また、実際に効果があるとして、この方法によるデメリットはあるのでしょうか。多くの企業で採用されている「標準的な手法」では、5milの線路に5milの間隔をもうけて配線します。図4を参照すると、基板がこれらのルールに従って配線され、最も近くのプレーン上の高さが5mil(この値も一般的)の場合、クロストークは約8%になります。このクロストークでは大きすぎると判断されてガードトレースが追加されるとどうなるでしょうか。ガードトレース用のルームを作るため、5milの間隔と5milのトレースを追加する必要があります。これにより、エッジ間の距離が5milから15milになるので、クロストークは1%を下回ります。つまり、クロストークを小さくしたのはガードトレースではなく、エッジ間の距離だったのです。

ガードトレースの追加によるデメリットは、配線が大幅に難しくなることです。ガードトレースは障壁ではなく共振回路であり、バンドパスフィルターを作り出してクロストークを増やす場合があります。

 

並走する配線でクロストークを抑制できる正しい方法は分離のみです。


「GND」ビア列の配置

一部のアプリケーションノートや専門家によって提唱されている方法に、「GND」ビアを「重要な」トレースの両側に配置することで、影響を受けやすい伝送線路を保護する方法があります。この種のルールで、正当な証拠を伴うものはありません。また、使用するビアの数や間隔の大きさについても明確な答えが提示されていません。仮にこれが必須の有効な方法であるなら、日々設計されているサーバーやルーターにはこれらのビアを配置する十分なルームがないため、実現不可能だということになります。つまりこれは、従ってはいけない偽のルールなのです。最も注意すべきは、正当な設計ルールには単純明快な証拠があるという点であり、このルールはそれに該当しません。


重なり合う配線での逆方向クロストークの抑制

伝送線路があるレイヤーの上または下のレイヤーに別の伝送線路があり、配線が重なり合っている場合、結合は、あたかも2本の伝送線路間が小さいコンデンサーで接続されているかのように電界の影響を大きく受け、結合した波形にはこれが現れます。最近の論理回路の高速エッジでは、2つのトレースにオーバーラップがあると結合エネルギー量が急速に増え、非常に短い距離でも許容限度を超えます。

隣接する信号層で生じるクロストークを確実に抑制する唯一の方法は、一方のレイヤーでトレースをX方向に配線し、もう一方のレイヤーではY方向に配線することです。ほとんどの基板レイアウトシステムは、このようなオーバーラップを防止するために、一方のレイヤーにXを指定し、もう一方にYを指定できる機能を備えています。ただし、残念なことに、多くのシステムでときどきこの制約が破られるため、設計者はルールが守られていることを配線後にダブルチェックする必要があります。

                                                        

クロストークの計算

クロストークの抑制手法として、トレース間の間隔を空けるという経験則も多数あります。例えば、最も近いプレーン上の高さの3倍、トレース幅の2倍、トレース幅の4倍といったものですが、これらはやや恣意的です。どれだけのスペースが必要なのかを決めるには、はじめに、許容可能なクロストークノイズの量を知る必要があります。これにはさまざまな要因が影響し、別のトレースと並走する被誘導トレースの振幅がずっと大きいのか、並走する別のトレースの振幅信号と同じであるのか、などが挙げられます。

 

容認可能なノイズ量の特定

記事の最後に示した参考文献2には、ノイズマージン分析を使用した設計ルールの作成に関する章があります。ここで、ロジックファミリーのノイズバジェットは複数のノイズ源によって消費されることが示されています。CMOSの主なノイズ源は4つで、クロストーク、反射、Vddのリップル、ICパッケージ内のVddおよびGNDバウンスです。クロストーク以外の3つのノイズ量を計算したら、ロジックファミリーのノイズマージンからこれを差し引いた数値が許容可能なクロストーク量になります。


クロストークを特定するための分析手法

2つの伝送線路間に計画されたジオメトリーから生じるクロストークを計算できる分析ツールが提供されています。図6は1対の伝送線路を示したHyperlynx®のスクリーンショットで、これを使用して提案されたジオメトリーのクロストークが計算されます。2つのCMOS回路が示されていますが、上の回路がアクティブで、下の回路はロジック0に設定されています。

 

クロストークの計算に使用される回路図

図6. クロストークの計算に使用される回路図

 

図7のスクリーンショットは、トレース間の間隔、トレース幅、プレーン上の高さの指定方法を示しています。ただし、トレース幅はクロストークには影響せず、伝送線路の配線が「臨界長」を超えた後に関係するのは、エッジ間の間隔と最も近いプレーン上の高さのみです。

 

2つの伝送線路のジオメトリーを示す画面

図7. 図6に示した2つの伝送線路のジオメトリーを示す画面

 

図8は、誘導線路がロジック1からロジック0に切り替わったときに生じる波形を示しています。赤い波形は誘導線路のドライバー側の信号で、紫の波形は誘導線路のレシーバー側の信号です。黄色の直線は、ロジックが0に設定された被誘導線路の出力を示しており、突起のある波形は被誘導線路のレシーバ側の端を示しています。

図6の誘導線路の切り替え時の波形のスクリーンショット

図8. 図6の誘導線路の切り替え時の波形

 

被誘導線路のノイズはこの線路の「順方向」またはレシーバー側の端に現れており、被誘導線路の「逆方向」の端に生じる逆方向クロストークには見えません。これは、被誘導線路の誘導側の端がロジック0に設定されており、短絡になっているからです。伝送線路のこの部分から、短絡はエネルギーを吸収しないことが観察されました。代わりに、図8に示したように、反転波形としてエネルギーを反射します。伝送線路の部分に関して観察された2番目の結果は、図8のように、開回路もエネルギーを吸収せず2倍にして反射するという点です。

図8のクロストーク振幅は3.3Vの信号線で約1Vであり、明らかに大きすぎます。これを解決するため、高さとスペースの設定画面に戻り、生じるクロストークが設計ウィンドウ内に収まるまでどちらか(または両方)の値を調節します。こうした分析の終了後に得られるクロストークルールは、根拠のない目安とは違って厳密なものになります。


高速設計に関する参考文献

  • “90 Degree Corners, The Final Turn” Doug Brooks, etal, Printed Circuit Design, January 1998
  •  SIGNAL INTEGRITY- SIMPLIFIED, Eric Bogatin, Prentice Hall, 2004
  • “Reflections and Crosstalk in Logic Circuit Connections,” John A DeFalco, IEEE Spectrum, July 1970
  • “Right the First Time, a Practical Handbook on High Speed PCB and System Design, Volumes 1 & 2,” Zasio and Ritchey, Speeding Edge 2003 and 2006

 

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About the Author

Lee Ritchey


Lee Ritchey is considered to be one of the industry’s premier authorities on high-speed PCB and system design. He is the founder and president of Speeding Edge, an engineering consulting and training company. He conducts on-site private training courses for high technology companies and also teaches courses through Speeding Edge and its partner companies.

In addition, Lee provides consulting services to top manufacturers of many different types of technology products including Internet, server, video display and camera tracking/scanning products. He is currently involved in characterizing materials for ultra high speed data links used throughout the Internet.

Prior to founding Speeding Edge, Ritchey held a number of hardware engineering management positions including Program Manager for 3Com Corporation in Santa Clara and Engineering Manager for Maxtor. Previously, he was co-founder and vice president of engineering and marketing for Shared Resources, a design services company specializing in the design of high-end supercomputer, workstation and imaging products. Earlier in his career, he designed RF and microwave components for the NASA Apollo space program and other space platforms.

Ritchey holds a B.S.E.E. degree from California State University, Sacramento where he graduated as outstanding senior. In 2004, Ritchey contributed a column, “PCB Perspectives” which appeared on a monthly basis in the industry-renowned trade publication, EE Times.

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