高速設計での伝送線路と終端

伝送線路は、電磁界の形でエネルギーを供給するために使う1対の導線です。大抵の人は、照明と電化製品を作動させるのに必要な電力を供給するために家庭に引かれている電線にはなじみがあります。プリント基板設計の文脈では、伝送線路とは、1つのプレーンの上または2つのプレーンの間にある1つの信号層の信号を意味します。


伝送線路と終端

このセクションの目的は、伝送線路とは何かを説明することです。それには、伝送線路上を何が移動しているのか、伝送線路上にスイッチング信号が送られた場合の伝送線路の挙動、最良の信号品質を得るために終端を付けてこれらのスイッチング信号を制御する方法が含まれます。このセクションの最後に、参考文献として読者に役立つと思われる資料の一覧を示します。

このセクションの主要部分とそれに続く部分には、有効な設計ルールとその妥当性の証拠を記載しています。筆者の考えでは、全ての設計ルールは、その限界値が何であるかはもちろんその証拠も伴っている必要があります。
 


伝送線路とは

突き詰めると、伝送線路は、電磁界の形でエネルギーを供給するために使う1対の導線です。大抵の人は、照明と電化製品を作動させるのに必要な電力を供給するために家庭に引かれている電線にはなじみがあります。プリント基板設計の文脈では、伝送線路とは、1つのプレーンの上または2つのプレーンの間にある1つの信号層の信号を意味します。図1に、通常の基板で使う伝送線路の4つのタイプを示します。図に示すように、2つの主な種類があります。ストリップラインとマイクロストリップラインです。前者は2つのプレーンの間に伝送線路があり、後者は1つのプレーンの上に伝送線路があります。プレーンを表すのにGNDという語が使われていないことに注意することが重要です。電磁界を議論する場合、プレーンのDC名は重要ではありません。

 

図1. PCB伝送線路の種類

 

これらの4つの伝送線路構成のさまざまな組み合わせを使ってPCBスタックアップを作成します。信号が1つの層で並んで走る際、または隣接する信号層の信号の上に信号が走る際のクロストークの制御については、次のブロックで説明します。インピーダンスの計算についても、以下のブロックで説明します。

さまざまな実装の至る所で伝送線路を扱うことは負担かもしれません。しかし、適切なPCB設計ソフトウェアがあれば、PCBレイヤースタックアップを簡単かつ優雅に管理すると同時に、スマートなデザインルールチェック機能を使ってインピーダンスとクロストークを制御できるでしょう。Altium Designerでは、その使いやすい設計環境を設計する際に、これらを念頭に置きました。

レイアウト、回路図、部品配置の実施例

Altium Designerの統合設計環境

 

伝送線路を何が移動しているのか?

伝送線路を適切に管理するため、伝送線路上で移動しているものを知ることは重要です。電子工学の初歩では、電圧と電流、信号として特定される電流の流れについて教わります。残念ながら、これは、信号がどのように発生するかという観点からはあまりにも単純すぎる見方です。電流の流れのみに注目した場合、信号の品質は損なわれる可能性があります。

多くの人は、電気信号が光速(真空中で秒速186,000マイル(300,000キロメートル))またはそれに近い速度で移動することを知っています。電流の流れ(銅の導線中の電子の移動に対応します)は毎時約 1375マイル(2200キロ)の速度で移動します。ですから、信号は電流の流れではあり得ません。信号は電磁界です。図2に、ストリップライン伝送線路の周囲の電磁界の様子を示します。線路は、ページから出てくるように2つのプレーンの間を通っています(断面図を示しています)。

 

図2. ストリップライン伝送線路の周囲の電磁界

 

この図には2種類のフィールドがあることに注意します。伝送線路と2つのプレーンの間に広がる電気力線と伝送線路を囲む磁力線です。伝送線路中の電子を動かすのは磁界です(この電子の移動は電流計で測定でき、電流と呼びます)。2つのプレーンには伝送線路の電流と大きさが同じで方向が逆の電流(リターン電流とも呼ぶ)が流れます。このリターン電流が2つのプレーンに分かれる割合は、各プレーンと伝送線路の間の距離の関数です。

電磁界の生成および管理方法を知ることは、高速エレクトロニクスで成功する鍵です。

 

電磁界の生成と管理

全ての電気信号は、電圧波形をレシーバーに届けることを目的としています。これを行うには、電磁界の形式でエネルギーを生成し、伝送線路を通じてレシーバーに送ります。図3に、ドライバー、レシーバー、それらを接続する伝送線路を含む一般的な信号経路を示します。

最高品質の電圧波形をレシーバーに届けるには、信号源からレシーバーに信号が伝わる間に信号が劣化しないことが重要です。最もよく見られる劣化の形態は、インピーダンスの不整合によって信号(エネルギー)の一部が反射することです。理想的には、Zout = Zo = Zloadの場合、反射は起こりません。シグナルインテグリティー設計では、PCBスタックアップが目標インピーダンスになるように設計することで、また不整合を減らすために終端を追加することで、この要件を満たそうと努力します。

 

 

図3. 信号源、負荷、伝送線路を含む一般的な信号経路

 

終端

伝送線路に送り出した電磁エネルギーが電圧波形をレシーバーに届けられた後、その電磁エネルギーをシステムから除去する必要があります。さもないと、それがあちこちで反射して、線路に接続された負荷を誤トリガーし、または反射が大きすぎる場合、入力を破壊する恐れがある不要な過渡現象を引き起します。終端の目的は、電圧波形が届けられた後、そのエネルギーを除去することです。

終端には2種類があります。それは直列と並列です。図4に、一般的な終端の種類とこれらの終端を伝送線路に接続する方法を示します。直列終端は、ドライバーの出力のネットに接続します。この終端が伝送線路からEMエネルギーを除去する方法は次のセクションで説明します。並列終端は、EMエネルギーがレシーバーに到着すると同時に除去されるように、伝送線路のドライバー端に接続します。

 

 

図4. 終端の種類

 

図4で、伝送線路のレシーバー端にレシーバーに近接して配置される終端には4種類があることに注意します。並列終端の実装には多くの方法があります。それぞれの長所は後ほど説明します。ドライバーの近くに位置する終端は1つのみです。これは直列終端です。直列終端が反射を制御する原理については次のセクションで説明します。

並列終端の4つの選択肢はAC、ダイオード、テブナン、終端電圧に接続した1本の抵抗です。

AC終端は、レシーバーに並列終端が必要になるほど立ち上がり時間が速くなったTTLの時代にその起源を持っています。TTLは50Ω終端のDC負荷をサポートできませんでした。そのため、定常状態条件中は切り離されたままで、高速スイッチングエッジのエネルギーを吸収できるようにコンデンサを使って伝送線路に終端を接続しました。これは、立ち上がり時間とクロックレートの比が非常に大きい限り機能しました。クロック速度が増加するに従い、使えなくなるような信号の劣化(図5参照)を引き起こしました。赤色の波形はドライバーを出発する信号、オレンジ色の波形はレシーバーに到着する信号です。伝送線路を並列終端するのは明らかに不満足な方法であり、使うべきではありません。

 

 

図4. AC終端された66MHzクロック

 

 

ダイオード終端は、オーバーシュート(Vddを超える、またはGNDを下回る反射)がレシーバーの入力電圧定格を超える場合に導入されました。後で示すようにこの問題はシンプルな並列または直列終端を使うことで回避できます。ダイオード終端は、オーバーシュートを制御するには非常に高価な方法であり、使うべきではありません。

これには1つの例外があります。PCIバスは、全てのドライバーの出力に直列終端を必要とします。このことを理解していないPC用アドインカードの設計者が、コストを節約するため直列終端抵抗を削除しました。これらのカードをPCのマザーボードに挿し込むと、多くの場合オーバーシュートによる不具合が生じました。PCIバス規格を管理しているコンソーシアムはオーバーシュートが発生することを防止できず、PCI準拠とするには全ての入力にダイオードを接続する必要があるという要件を仕様に追加することで、この問題を解決しました。

抵抗性並列終端は伝送線路を終端する最も単純な方法です。図5に、並列終端したGTLバスを示します。終端抵抗は、Vddから分離された電源である通常Vttとラベル付けされた終端電圧に接続していることに注意します。これは、並列終端を使うシステムが、非常に速いスイッチングトランジェントを供給できる2つの電源を必要とすることを意味します。並列終端する必要がある伝送線路を多く持つシステムの場合、この追加コストにはその価値があるといえます。並列終端する必要がある伝送線路が少数の場合(例: 一部のDDR構成のクロック線)、この追加コストは重荷です。この場合はテブナン終端が役立ちます。

図5. 並列終端したGTL伝送線路

 

テブナン並列終端は、伝送線路を並列終端するのに必要な、VttとRtに相当する回路網を作成する方法です。独立したVtt用電源は不要です。図6に、テブナン終端回路網の抵抗値の計算方法と計算例を示します。

図6. テブナン終端抵抗値の計算方法

 

 

直列終端の原理

直列終端された伝送線路は、CMOS論理デバイスを接続する主要な方法です。これらの伝送線路の原理を理解することは、信号が各レシーバーに適切に届いていることを確認するのに不可欠です。この原理は直感的ではないため、説明されるまで当惑する人もいます。この短い記事はその混乱の一部を解消することを目的としています。

図7に、一般的な5V CMOSドライバーと、CMOSレシーバーに接続した受動的な50Ω伝送線路を示します。受動的とは、入力に印加された電圧波形に単純に応答することを意味しています(この説明の目的では、CMOSレシーバーは、開回路であると考えることができる非常に小さなコンデンサと見なせます)。この例では、この線路は12インチ(約30cm)の長さです。基板内では、エネルギーは1ナノ秒当たり約6インチで伝わるため、この線路は約2ナノ秒の長さです。

7. 直列終端された一般的な5V CMOS回路

 

図8に、図7に示した伝送線路の等価回路を示します。

8. 7の伝送線路の等価回路

 

静電容量、抵抗、インダクタンスが伝送線路の長さ方向に沿って分布していることに注意します。これらの素子は寄生素子と呼ばれ、線路インピーダンス(式2参照)を決定付ける、単位長当たりの静電容量に対する単位長当たりのインダクタンスの比によって伝送線路の挙動を決定します。

Loは単位長当たりのインダクタンス、Coは単位長当たりの静電容量です。これらの2つの変数は、2Dフィールドソルバーなどのツールを使って特定の種類の伝送線路に対して決定されます。シグナルインテグリティーツールの一部として多くのフィールドソルバーが提供されています。

ほとんど全ての場合、LとCに比べてRの値は非常に小さいため無視できます。関係する周波数が1GHzを超えるまで、これは合理的な仮定です。

 

2. 分布容量およびインダクタンスの関数としてのインピーダンス

 

図7のドライバーが伝送線路の論理レベルを論理0から論理1に動かそうとする場合、伝送線路の分布寄生容量を充電する必要があります。これが、CMOS論理回路によって消費される主要な電力です。同じドライバーが論理レベルを論理1から論理0に動かそうとする場合、その正電荷を取り除く必要があります。

ヒント: 信号を配線または伝送線路に送り出す場合、その信号は電磁界の形のエネルギーです。このエネルギーは経路に沿って伝わり、終端抵抗で吸収されない限り、または導線の抵抗でゆっくりと失われない限り永遠に経路の端で反射されます。経路の端が開回路である場合、反射エネルギーは入射エネルギーと同じ極性になります。経路の端が短絡である場合、反射エネルギーは入射エネルギーと逆極性になります。

 

論理線路を充電して0から1に動かす方法

図9に、ドライバーが論理線路を0から1に動かし始めた瞬間の図7の等価回路を示します。上側のドライバーの出力インピーダンスおよび直列終端と、下側の伝送線路のインピーダンスの組み合わせによって、分圧器が形成されていることに注意します。直列終端が適切に選択されている場合、ZoutとZstの合成インピーダンスはZoと同じです。この例では、両者は50Ωであるため、伝送線路の入力での電圧はV/2です。

9. 0から1への遷移が開始したときの図7の等価回路

 

図10に、伝送線路の入力とレシーバーの入力での電圧波形を時間経過とともに示します。赤色の波形は伝送線路の入力、オレンジ色の波形は伝送線路端のレシーバーの入力です。0から1への遷移の直後の電圧レベルはVddの半分(半分のサイズ)に過ぎないことに注意します。これは、図9に示す分圧器のせいです。この電圧レベルは「ベンチ」電圧とも呼びます。

伝送線路に放たれたものは、その電圧成分がV/2である電磁界(EM)の形のエネルギーです。このエネルギーは、電磁界が伝送線路を伝わるにつれて伝送線路の寄生容量をV/2の電圧レベルに充電します。

2ナノ秒(伝送線路の電気長)後、線路がV/2に完全に充電され、電磁界がレシーバーの開回路に遭遇します。そのような電磁界が開回路に遭遇すると、電磁界のエネルギーは吸収されず、送信されたときと同じ大きさで反射されます。

全反射の瞬間の線路端の電圧レベルはV/2です。全反射後の電磁界の電圧の大きさはV/2であるため、その振幅はVです。電磁界が線路端に到達するとすぐに、オレンジ色の波形の振幅がVになることに注意します。帰路では、伝送線路の寄生容量はVまで充電されます。電磁界がドライバーに戻ると、電磁界は図11に示す等価回路に遭遇します。

 

図10. 伝送線路(図7)の両端での電圧波形

 

 

図11. 反射電磁界から見た図7のドライバーの等価回路

 

 

ZoutとZstの和が50Ωであり、電圧源は短絡と等価であるため、これらは一緒に線路インピーダンスと同じ値を持つ並列終端を構成します。その結果、電磁界内の全エネルギーは吸収され、伝送線路の電圧レベルはこの回路の理想的な論理1である5ボルトで安定します。

 

論理1から論理0へのスイッチング

図8の回路が論理1から論理0へスイッチングする場合、ドライバーには、伝送線路を論理0から論理1に変化させるために充電された線路容量の正電荷を取り除く仕事があります。これを行うため、ドライバーのレベルは内部で5Vから0Vに変化します。論理0から論理1への遷移と同様、等価回路は図9に示したものと同様です。しかし今回は、線路は5Vであり、出力インピーダンスと直列終端抵抗は0Vに接続されています。分圧器は従来通り作用します。

その結果、エネルギーが線路を伝って移動するに従い、線路電圧はV/2に変化します。つまり、このレベルになるまで線路容量から正電荷が取り除かれます(この遷移の電圧レベルは–V/2です)。2ナノ秒後に電磁界が伝送線路の端に到達すると、電磁界は開回路に遭遇し、線路の反対方向に反射されます。反射が生じた結果、線路は0Vになります。2ナノ秒後、電磁界は元のドライバーに到達し、図5に示す回路に遭遇して吸収されます。図12に、その結果の波形を示します。

 

図12. 1から0へのスイッチングの後の伝送線路の両端での電圧波形

 

レシーバーでの電圧波形(オレンジ色)は、この信号経路の目標である適切な方形波の論理信号であることに注意します。この信号方式は、反射波が伝送線路に沿って往復する際に反射波によって正しい論理レベルが生成されるため、「反射波」スイッチングとして知られています。これは、線路を充電している間のみ電源システムから電流が流れるため、最も消費電力が小さい高速論理信号方式です。線路が論理1まで完全に充電されると、電流はゼロになります。

これは、ほとんどのパソコンに組み込まれているPCIバスで採用されているスイッチング方式です。

また、伝送線路の往復遅延の間、スイッチングが起こるたびにドライバー出力の電圧波形は不定の論理状態になることに注意します。PCIバスがそうであるように、負荷が伝送線路の長さ方向に沿って配置されている場合、反射波が復路で負荷を通過するまで「データ正常」条件は成立しません。したがって、これらの入力でのデータのクロッキングは、全ての入力でデータが正常になるまで遅延させる必要があります。反射波スイッチングを利用するPCIバスとその他のバスプロトコルでは、このようにしてデータをクロッキングしています。

 

Altium Designer内でのインピーダンス管理

Altium DesignerのRules and Constraints Editorの中のインピーダンスエディター

 

ドライバーのインピーダンスが線路のインピーダンスと
一致しない場合に何が起こるか?

図13に示す回路は、出力と直列に直列終端が挿入されていないことを除いて、図7に示す回路と同じです。

 

図13. 終端されていない5V CMOS伝送線路

 

図14に、論理0から論理1への遷移のスイッチング波形を示します。ベンチ電圧がV/2よりはるかに高いことに注意します。実際には、この電圧は2V/3( 5ボルト全体の2/3 = 3.33V)です。これはなぜでしょうか。この例で図3の分圧器に注目すると、上側の抵抗は25Ω(ドライバーの Zout)、下側の抵抗(線路の特性インピーダンス)は50Ωであるため、2/3の電圧レベルが生成されます。

前述と同様に、電磁界は線路容量をこの値まで充電します。電磁界が生成されてから2ナノ秒後にレシーバーに達すると、反対方向に反射され、電圧は6.66Vに倍増します。前述と同様に、電磁界は線路容量を6.66Vまで充電します。さらに2ナノ秒後、電磁界は元のドライバーに達し、図5に示すような終端に遭遇します。しかし、並列終端は50Ωではなく25Ωです。ここで、2つのことが起こります。第1に、分圧器は今回、図15に示すように上側が50Ω、下側が25Ω、直列終端の値は0Ωであるため、電圧は分圧されて下がります。第2に、エネルギーの一部は吸収されずに残ります。

電磁界が、伝送線路の特性インピーダンスより値が低い並列終端に遭遇した場合、反射されるエネルギーの極性は入射波形と反対です。これは、ドライバーでは観察できません。2ナノ秒後、エネルギーはレシーバーに到達します。図に示すように、波形は反転して(負になって)います。

前述と同様に、このエネルギーの量はレシーバーで電圧レベルを倍増させ、ドライバーに向かって戻ります。ドライバーに到達すると、その一部は吸収され残りは反転して反射されます。ドライバーの出力インピーダンスで全エネルギーが吸収され、論理レベルが5Vに落ち着くまでこれは続きます。図16に、これを示します。
 

図14. 終端されていないCMOS伝送線路のスイッチング波形

 

図15. 図13の等価回路、Zst = 0

 

 

図16. 終端されていないCMOS伝送線路のスイッチング波形

 

図16の波形には2つの問題があります。第1は、電圧がVddを1.66V上回ることです。この過剰な電圧は論理的な障害またはレシーバーの損傷の原因になる場合があります。第2に、信号はドライバーに戻って反転した後、レシーバーの論理1を4Vより下に低下させます。これは、論理的な障害をもたらす可能性があるレベルまで論理1の電位を引き下げます。これらはどちらも好ましくありません。これが、このような回路に直列終端を追加する理由です。

図17に、信号が論理0に切り替わる際の波形を示します。図に示すように、この論理状態でも同じ程度の違反が起こっています。
 

スケールは1目盛りが1V、1番下の線が-1V、1番上の線が8V

図17. 終端されていないCMOS伝送線路の別のスイッチング波形

 

オーバーシュートとアンダーシュート

オーバーシュート/アンダーシュートという用語は、インピーダンスの変化による反射に起因する信号波形の不要な偏位を表現するために使います。図18に、3種類の終端抵抗値で並列終端した50Ω伝送線路を示します。図示した波形はドライバー出力で測定しています。伝送線路がその特性インピーダンス(この場合50Ω)で完全に終端されている場合、全エネルギーはレシーバーに到達すると同時に終端抵抗で吸収され、ドライバー方向に反射されるエネルギーはありません。図18の中間の波形にこれを示します。

図18. 並列終端した伝送線路

 

終端抵抗値を70Ωに変えた場合、線路はもはや完全には終端されず、エネルギーの一部がドライバーに向かって反射されます。式3は、反射の式とも呼びます。この式は、インピーダンスの不整合で発生する反射の量を計算するために使います。この式で、Zlは上流側のインピーダンス、Zoは下流側のインピーダンスです。この場合、上流側のインピーダンスは線路インピーダンス(50Ω)、下流側のインピーダンスは終端抵抗です。70Ωの終端抵抗の場合、入射電圧の16%の反射が生じ、その極性は正であり、入射電圧に加えて図18に示すようなオーバーシュートが生じることをこの式は予測します。

終端抵抗値を30Ωに変えた場合、今度も線路はもはや完全には終端されず、エネルギーの一部がドライバーに向かって反射されます。式3を使って、反射の値は25%と計算されます。しかし、その値は負であり、入射電圧を低下させます。これをアンダーシュートと呼びます。

 

式3. 反射の式

 

論理電圧が5Vの範囲内である場合でも、大抵オーバーシュートは、論理的な障害または回路の損傷さえも引き起こすほど大きくなります。この理由から、過度のオーバーシュートを避けることが常に強調されます。これが、入力にダイオードを追加する理由です。論理レベルが低下し続けるにつれて、オーバーシュートによる障害の確率は減ります。論理レベルが低下すると同時にノイズマージンも減少するため、結合したノイズによる論理的な障害が大きな問題になります。その結果、最新のロジック製品ではアンダーシュートを回避することがより重視されています。

 

終端抵抗値の決定

前述のとおり、終端には直列と並列の2種類があります。並列終端の値は、終端する伝送線路のインピーダンスと同じです。直列終端抵抗値の決定はそれほど単純ではありません。直列終端抵抗は、ドライバーの出力インピーダンスと組み合わせた場合に、合計が伝送線路のインピーダンスと同じであるように選択します。つまり、Zst = Zo – Zoutです。ドライバーの出力インピーダンスを知るにはどうすればよいでしょうか。この情報が部品のデータシートに印刷されていればよいのですが、残念ながら、それはまれです。Zoutを知るには、出力ドライバーのIBISまたはSPICEモデルを入手し、VI曲線からそれを計算する必要があります。SIのモデリングツールのほとんどはこの計算を行い出力インピーダンスを表示します。一部のツールは計算の実行と直列抵抗値の推奨さえします。

リアルタイムで更新され簡単に利用できるコンポーネントライブラリとサプライヤー情報はここで得ることができ、簡単に更新できる部品モデルは特に役立ちます。幸いなことに、Altium Designerの一部として、リアルタイムで更新され、設計製造チームのあらゆるルートから簡単にアクセスできる、幅広いコンポーネントライブラリとサプライヤー情報が利用できます。

 

終端の位置

終端がその役目を正しく果たすために、伝送線路の端に終端をどの程度近付けて配置する必要があるかについての質問がよくなされます。レイアウトまたはアセンブリを不必要に難しくしないような方法でこれらの抵抗をPCB表面に配置すればよいでしょう。

並列抵抗の配置は比較的簡単です。デバイスの入力に信号が届いた後であれば、電圧波形は到着済みでありエネルギーを除去するのみでよいため、どこでもかまいません。これを考慮して、伝送線路の最後の負荷の後の邪魔にならない場所に並列終端を配置します。BGAピン領域の下に終端抵抗を詰め込む必要はありません。PCB配線とアセンブリが緩和されるように配置します。

直列終端の配置は少々多くの分析を必要とします。直列終端抵抗は、ドライバーの出力インピーダンスと合計することを意図しているため、一方の抵抗と他方を分離する伝送線路として、両者を接続するトレースが働かないように、十分近付ける(トレースが十分短い)必要があります。 許容できる接続長さを求める唯一の方法は、シミュレーターを使用して、この接続をどの程度伸ばせるか、レシーバーで許容できる波形がまだ得られているかを確認することです。結局、許容できる長さがドライバーの立ち上がり時間の1次関数であることが分かります。立ち上がり時間が速いほど許容できる接続は短くなります。

 

スタブ

スタブとは、主要な伝送線路から出た枝です。特定の条件下で、スタブは信号に悪影響を及ぼします。スタブが十分長い場合、瞬間的に信号をショートするように見えます。図20に、ある周波数Fで4分の1波長の伝送線路を示します。

図19. スタブ付きの伝送線路

 

図20に、伝送線路に入力された正弦波を示します。正弦波は、4分の1波長(90度)後、開回路である伝送線路の開放端に達します。末端が開回路であるため、全てのエネルギーは極性を反転しないで反射されます。正弦波は、4分の1波長後、入力信号に対して正確に180度位相がずれて入力に戻り、入力を打ち消します。その効果は周波数Fでの短絡と同じです。

RF技術者は、無線のある分野で、干渉を引き起こしている周波数が1つである場合に4分の1波長スタブを帯域阻止フィルターとして使います。残念ながら、ロジックでは単一周波数を除去することが求められる機会はほとんどありません。代わりにスタブは、図21に示す青色の波形のように波形の反転を引き起こします。クロックでこの波形反転が起こると、2重クロッキングを生じさせます。

図20. 4分の1波長伝送線路の波形

 

図21. スタブの結果を示すクロック線の波形

 

図21に示すような問題の発生を避けるのにスタブが十分短いかどうかを判断するための信頼できる唯一の方法は、提案されたトポロジーをHyperlynxなどのツールでシミュレーションし、波形劣化が許容できるかどうかを確認することです。現在の多くのICの立ち上がり時間は非常に高速(多くの場合100ps未満)であるため、BGAのボールからダイ上の実際のコンタクト自体までのトレース長が問題を引き起こすのに十分なほど長い場合があります。この長さをシミュレーションに含める必要があります。

 

ビア

ビアとは、基板の内層のトレースまたはPCBの裏面のトレースにICの信号ピンを接続するために使うメッキされたスルーホールを表すのに使う用語です。これらのビアは、静電容量とインダクタンスの両方を持つメッキされたスルーホールです。ビアのインダクタンスは長さ1mil当たり約35ピコヘンリー(mm当たり1.4ナノヘンリー)です。このインダクタンスが問題になるかどうかは、そのビアの使い方次第です。

ビアを、バイパスコンデンサーまたは部品の電源リード線をプレーンに接続するために使う場合、非常に速い立ち上がり時間の信号に関連して、またはバイパスコンデンサーの性能の劣化に関連して、このインダクタンスが問題になる場合があります。
 

Altium Designerのレイヤー構成マネージャー

簡単なレイヤースタックアップ管理

 

ほとんどのビアは、12mil(0.3mm)以下のドリルで作成されます。100mil(2.5mm)の厚さのPCBに12milのドリルで作成されたビアは平均約0.3pFです。この追加容量がシグナルインテグリティーの問題を引き起こすかどうかは、適切なシミュレーターを使うことで最もよく分かります。最大約3Gb/sのデータ速度の場合、ビアによる劣化は許容できることを筆者は観察したことがあります。

プリント基板設計ソフトウェアの強力なレイヤースタックアップ管理と相互に移行しやすい3Dモデルビューアーは、設計へのビアの組み込みとその把握に役立ちます。ビアとマイクロビアの管理が原因で、設計のゴールの間近で失敗しないようにします。

 

Altium Designerのモデルビューアーで配置されたビア

Altium Designerの3Dモデルビューアーのビア

 

直角曲げ

信号トレースの直角曲げの影響は、基板が製造されて以来最初から心配されてきました。言及されてきた影響の一部を以下に示します。

  • 直角曲げはEMIの原因になる
  • 直角曲げはシグナルインテグリティーの問題の原因になる
  • 直角曲げはPCB製造中のアシッドトラップの原因になる

 

Altium Designerのトレース配線

トレース配線の角度の実例

 

一部の例では、直角曲げが除去されたことを確認するために多大な労力が費やされました。トレースの直角曲げの配置を禁止できないという理由でCADシステム全体が廃棄されたことがあります。もっともな質問は「直角曲げは論理回路に関連する問題か」という問いです。このセクションの最後の項では、直角曲げの影響を測定するために製作したテスト基板を説明します。このプリント基板は直角曲げ、鋭角曲げ、鈍角曲げを使って設計し、上述の3つの懸念の観点からどう見えるかを調べました。テストはミズーリ工科大学のEMI実験室で行いました。

このテストの結果は、直角曲げが引き起すと考えられることは実際には何も起こらないということです。上記の考えがどのようにして広まったか、というの疑問はもっともです。最も可能性が高いのは、RF技術者が全ての角を丸めるのをまねて広まったという説です。これは、大きなRF電力レベルでは鋭い角でコロナ放電が発生するという理由で行われています。

不思議なことは、直角曲げが問題を引き起こさないという事実は少なくとも40年間知られており、実験と公表論文で実証済みであるということです。それにもかかわらず、この伝説は技術者から技術者へと語り継がれています。

 

 

伝送線路と終端の参考文献

  • “90 Degree Corners, The Final Turn” Doug Brooks, etal, Printed Circuit Design, January 1998
  •  SIGNAL INTEGRITY- SIMPLIFIED, Eric Bogatin, Prentice Hall, 2004
  • “Reflections and Crosstalk in Logic Circuit Connections,” John A DeFalco, IEEE Spectrum, July 1970
  • “Right the First Time, a Practical Handbook on High Speed PCB and System Design, Volumes 1 & 2,” Zasio and Ritchey, Speeding Edge 2003 and 2006

 

伝送線路と終端の原則だけでなくシグナルインテグリティーの原則もそれ自体が課題であることに留意します。適切な設計ソフトウェアがあれば、初めて正しい設計ルールをプログラミングし適切なシグナルインテグリティー解析ツールを持つときからでも、多くの仕事をこなせます。行う作業に適した設計ソフトウェアを使うことが重要です。

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About the Author

Lee Ritchey


Lee Ritchey is considered to be one of the industry’s premier authorities on high-speed PCB and system design. He is the founder and president of Speeding Edge, an engineering consulting and training company. He conducts on-site private training courses for high technology companies and also teaches courses through Speeding Edge and its partner companies.

In addition, Lee provides consulting services to top manufacturers of many different types of technology products including Internet, server, video display and camera tracking/scanning products. He is currently involved in characterizing materials for ultra high speed data links used throughout the Internet.

Prior to founding Speeding Edge, Ritchey held a number of hardware engineering management positions including Program Manager for 3Com Corporation in Santa Clara and Engineering Manager for Maxtor. Previously, he was co-founder and vice president of engineering and marketing for Shared Resources, a design services company specializing in the design of high-end supercomputer, workstation and imaging products. Earlier in his career, he designed RF and microwave components for the NASA Apollo space program and other space platforms.

Ritchey holds a B.S.E.E. degree from California State University, Sacramento where he graduated as outstanding senior. In 2004, Ritchey contributed a column, “PCB Perspectives” which appeared on a monthly basis in the industry-renowned trade publication, EE Times.

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