インピーダンス計算とPCBスタックアップ設計

 

スタックアップ設計には、制御されたインピーダンス、クロストークコントロール、プレーン間キャパシタンスの必要性の3つが求められます。製造者によってはスタックアップで正しいインピーダンスを得ることができるかもしれませんが、残りの2つを解決するのは到底無理です。この責務は、何が必要で、どうやって必要とされるコントロールを実行に移すのかということを唯一知っている設計エンジニアに委ねられています。

この情報は、PCBスタックアップを設計するためのプロセスに関するガイダンスを提供することを目的としています。PCBスタックアップに対する要求がどのように変化していったかを理解するには、時間の経過に伴う技術の進化に注目することが役立ちます。

プリント基板の製造が始まって間もない頃は論理回路が非常に遅かったため、論理回路またはディスクリート部品の間をどのように接続し、どのようにDC電源のパスを各部品に供給するかだけが唯一の関心事でした。設計者に要求されていたのは、全てのワイヤに十分な信号層を供給し、電源パスに十分な銅を用い、サグやドループを最低限に抑えてDC電源を届けることだけでした。積層板でどのガラスクロスが使われていようと、プリプレグが何であろうと、どんな樹脂系だろうと、また各積層板がどの厚さであろうと、問題ではありませんでした。はんだ付けプロセスに耐えられる最低価格の基板が、目標だったのです。

やがてICは高速になり、反射やクロストークなどが問題になりました。ここで使用された論理ファミリーが、エミッタ結合論理(ECL)です。その当時、ECLの主なユーザーはIBMやCray Researchのような大規模なコンピューター企業でした。これらの企業では、スタックアップの設計に必要となるインピーダンスを計算する技術者がスタッフとして勤務していました。このような企業は社内にPCB設備を備えていましたが、一般市場の製造者には、製造条件を満たすために必要とされるコントロール能力が備わっていませんでした。

 

1980年代半ば、その当時使用されていた論理回路タイプの中で最も一般的だったTTLが十分な速度になったため、反射が問題となり、基板には制御されたインピーダンスが必要となりました。TTLやCMOSを使用して設計する技術者がいたとしても、ほとんどの技術者は制御されたインピーダンス基板の実現方法を知らなかったため、製造者に既知のインピーダンス(通常は50オーム)の基板を供給するよう求めました。製造者はめっき、エッチング、積層、穴あけなどを含むスキルセットのような能力を持ち合わせていませんでした。それでも技術者は、インピーダンスを計算するように製造者に求めました。当時、本稿著者は、製造者がインピーダンスを計算できるようにしようと多くの時間を費やして手助けしました。このタスクに対する製造者のスキルは、良い結果を生むときもあればそうでないときもありましたが、多くの場合、この状況は今日も変わっていません。

1990年代の半ばまでにスピードは急増し、100Mhzを超えた状態でキャパシタンスが存在する必要性が生じたため、ほとんどの製品がEMIの影響を受けました。実装インダクタンスが原因となり、パワーレール上に配置されたディスクリートコンデンサのどれもこの問題を解決することができませんでした。ここで生じた問題が、よく知られているプレーン間キャパシタンスや埋め込みキャパシタンスです。プレーン間キャパシタンスは、電源プレーンとGNDプレーンを互いにとても近く(通常3mil以下)に設置することで現れます。

そのため、スタックアップ設計には、制御されたインピーダンス、クロストークコントロール、プレーン間キャパシタンスの必要性の3つが求められます。製造者によってはスタックアップで正しいインピーダンスを得ることができるかもしれませんが、残りの2つを解決するのは到底無理です。この責務は、何が必要でどうやって必要なコントロールを実行に移すのかを唯一知っている設計技術者に委ねられています。

2000年代半ばまでに多くの差動ペアのスピードが高速化したため、積層板で使用するガラス繊維やプリプレグによって、信号を劣化させるスキューと呼ばれる現象が誘発される可能性がありました。スキューとは、差動ペア信号が受信側に到達する際に起こる両側の差動ペアのずれです。さらに、積層板の伝送損失が高速信号に影響し始めたことにより、損失に対する目標や前述した要求全てを満たすために、エンジニアリングチームは低損失積層板の模索を余儀なくさせられました。
 

 

これまでに説明した全ての理由により、設計技術者は設計において責任を負う必要があります。この役割を果たすためには、製造プロセスや材料についての十分な理解力が必要不可欠です。ここでは、4つの制約を満たすPCBスタックアップの設計に関連した全てのトピックを取り上げます。4つの制約とは、制御されたインピーダンス、クロストークの管理、適切なプレーン間キャパシタンスの生成、スキューを管理するための正しい織り(weave)の特定です。

 

プリント基板の製造

PCBスタックアップを設計する際に最善の決断をするためには、多層基板をどのように製造するのかを理解することが役に立ちます。数多くの方法が多層基板の製造に使われます。最も一般的で経済的な方法は、フォイルラミネーションと呼ばれるものです。図3.1が、典型的な6層基板の図です。スタックアップに3つの基本コンポーネントがあることが分かります。これらは、スタックアップの上部と底部が銅箔シート、プリプレグシート、積層シートです。

外層は常に銅箔のソリッドシートで、スタックアップの積層とドリルが終わるまで使用されます。ドリル穴に銅をめっきするために使用されるめっき電流用パスとして用いられるためです。ドリル穴は、ビアやコンポーネントリードに使われます。プリプレグまたはBステージとして知られている材料はガラスクロスで、特定の設計に応じて選択した樹脂系でコーティングされています。この樹脂は部分的に硬化されており、スタックアップが積層工程を経る際に「接着剤」の役割を果たします。コンポーネント積層板は、プリプレグのガラス/樹脂材料と同じです。樹脂を硬化するためのプレス内には、ガラス/樹脂に接合した各側に銅層があるため、積層板と呼ばれる硬質材料になります。内面信号層とプレーン層は、この積層板上で2枚一度にエッチングされます。

6層基板スタックアップの図

図3.1 フォイルラミネーション使用の6層PCBスタックアップ

 

層がペアで形成されているのが分ります。最適な製造を行うためには、スタックアップを常に偶数層で設計する必要があります。

 

プリント基板製造のヒント

プリント基板製造のヒント

 

多層基板を積層すたるための代替手段は、「キャップ」ラミネーションで知られています。図3.2に、キャップラミネーションを用いて形成された6層基板を示します。3つの積層コンポーネントがありますが、2層はプリプレグで、フォイル層がないことが分かります。これは、多層基板を形成するための独自の手法です。3枚の積層板を製造する必要があるため、フォイルラミネーションよりも高価になります。Rogers 4350のような硬質材料が層1と層2の間に置かれなければいけない場合にのみ、この方法が使用されます。

ビルドアップ積層のような他の積層形態もありますが、これらは多層積層サイクルやブラインドビアやベリードビアに関連しています。これらの形態は常にフォイルラミネーションまたはキャップラミネーションよりも高価ですが、それは追加のプロセスが必要になるためです。これについては本章の終わりに説明します。

6層キャップラミネーションの図

図3.2 キャップラミネーション使用の6層基板スタックアップ

 

プロセスの流れ

図3.3は、多層基板の製造に関連する主なステップを示しています。このプロセスで主に考慮すべきことは、伝送線路のインピーダンスにおける厳しい制御を達成することです。このプロセス内には、インピーダンス変動の主な要因となる箇所が3つあります。外層の配線をめっきおよびエッチングすること、内層の信号層をエッチングすること、それと積層サイクルです。

トレース間の外層上にある不要な銅を削除するプロセスで、エッチングがインピーダンスに影響を及ぼします。これは、エッチング後も残る外層上の銅の領域に、エッチングレジストを形成することに関係しています。エッチング液によって銅層がエッチングされ、これによって横もエッチングされるので、上部のトレース幅が底部よりも狭くなり、台形が形成されます。この台形が原因で、インピーダンス予測ツールによる予測よりもインピーダンスが高くなります。この予測ツールは通常、トレースの形状を長方形と仮定しています。開始時の銅層が厚く作成されると、エラーの起こる可能性が高くなります。そのため、開始時の銅層が薄ければ薄いほど、インピーダンスをより正確に制御することができます。特定のフィクスチャーなしで処理可能な一番薄い銅箔は、1/2ounceの銅(平均で0.6milあるいは15micron)です。シグナルインテグリティーで考慮すべきことは、最低の厚さが2micronであるどのトレースも、銅の分量は損失ルールを満たすのに十分であることです。そのため、1/2ounceより薄い信号層の銅箔を使用することをお勧めします。

外層トレースの形成については、穴にめっきを付着させる際に、まず銅でトレースをめっきします。それから不要な銅をエッチングし、信号トレースを形成します。製造者が細心の注意を払わなければ、外層トレースの許容差は+/-10%の許容差よりもはるかに大きいものになりますが、これは内層で達成することが可能です。したがって、インピーダンスに対する厳しいコントロールが要求される信号には、内層のみを使用することをお勧めします。

 

内面信号層のヒント

 

積層サイクル中、プリプレグ層内の樹脂は溶け、隣接した銅層内のボイドの中に流れ込みます。さらに、全層にわたって積層を達成するために使用される圧力により、プリプレグの樹脂の一部が基板の端から絞り出され、プリプレグ層が薄くなります。

 

多層基板の製造プロセスのスクリーンショット

図3.3 多層基板の製造プロセスの流れ

 

インピーダンス精度のコントロールにおける最も重要な寸法線は、トレース層とそれに一番近いプレーンの間の距離です。これがプリプレグの場合、インピーダンスは大幅に変わります。そのため、積層板を挟んで信号層とプレーン層を対にすることをお勧めします。この主な理由は、RF技術者がキャップラミネーションを使うからです。層1と層2の間に積層板を挟み、層1上のRFトレースをできるだけ正しく形成します。
 

信号層のインピーダンスコントロール

インピーダンスコントロールのヒント

 

ErすなわちDK(誘電率)  

積層系を説明する際に、用語Er 、すなわちDKが使用されます。この用語は誘電率です。真空での同構造と比較した誘電体の寄生キャパシタンス構造に対する影響を表します。伝送線路内においてトレース層と配線層間の寄生キャパシタンスは、伝送線路のインピーダンスを決定する主な要因となります。

図3.4は、伝送線路の概略図です。伝送線路と、伝送線路が配線されている範囲のプレーン層との間に、寄生キャパシタンスがあることが分かります。

 

伝送線路の概略図

図3.4 伝送線路の概略図       

 

式3.5は、表面マイクロストリップ伝送線路(surface microstrip transmission line)のインピーダンスを計算するために使われます。erが分母内にあることが分かります。erが増加すると、インピーダンスが減少します。erが低下すると、インピーダンスが増加します。これは、erが高くなると寄生キャパシタンスが増加するためです。式3.6は、LO とCOが分かっている場合に、インピーダンスの計算に使用されます。

ご覧のように、COが増加することで、インピーダンスが減少します。

 

表面マイクロストリップ伝送線路のインピーダンス計算式

式3.5 表面マイクロストリップ伝送線路のインピーダンス計算式

 

インピーダンス計算式と計算

式3.6 LoとCoを使用したインピーダンス計算式と計算

 

積層板と積層情報

これまでの説明で、利用可能な積層板の正しい知識が必要不可欠だということが明確になりました。北米、アジア、ヨーロッパから入手できる積層板の選択肢は、多数あります。最適な製造のために、基板が製造される地域ですぐに入手できる積層系を選択することをお勧めします。企業が、設計したプロトタイプをある大陸で作成し、別の大陸で大量製造すると、多くの場合に問題が生じます。どちらの場所でも入手可能な積層系を選択する必要があるということです。製造運営はアジアで発達していますが、世界規模で積層板が入手しやすくなってきているため、この問題は軽減しています。

技術者が積層のデータを探し求める際に、深刻な問題が生じます。業界で使用する従来のデータシートは、内容がIPC規格で定義されている2ページの文書です。残念ながらこの文書は、典型的なerや典型的な損失タンジェントのような典型的な電気関連情報で、通常1MHzで測定されたもののみです。周波数や、積層板とプリプレグのそれぞれの厚さにおけるガラスと樹脂の比率に伴い、どちらの量も変化します。図3.5は、周波数と樹脂含有率の両方に伴い、いくつかの樹脂系試料のDKつまりerがどのように変化するのかを示しています。細い線は約43%の樹脂を含む積層板ですが、これは極めて価格の低い積層板の樹脂含有率で、おもちゃや厚い積層板に使われます。層数の多い基板では樹脂含有率が50%を上回り、これには信号層とプレーン層に隣接したボイドを埋めるのに十分な樹脂が含まれています。黒い太線は、樹脂55%のエポキシのような樹脂系です。

 

下降線を伴う表

図3.5 誘電率対周波数の表              

                                 

どの周波数でインピーダンスを計算するべきか?という疑問が生じます。結局のところ、最近のICは立ちあがり時間が1ナノ秒をはるかに下回っているということが分ります。反射を抑えるには、立ちあがり時間が重要なのです。1ナノ秒エッジの第1調波は、約2GHzです。したがって、この周波数で正しく整合するインピーダンスを得るには、この計算で使用されるDKは2GHz値でなければいけません。DKは基本的に2GHz上で横這いなので、この値はどの速さの立ち上がり時間にでも使えます。

プリント基板製造者がインピーダンスを正しく計算できない理由の1つとして、製造者は多くの場合にデータシートに記載されているDK(通常1MHz値)を使用していることが挙げられます。もしDKが周波数と樹脂含有率との両方に伴って変化するとしたら、どこから適正値が得られるのでしょうか?表3.1は、Isolaが製造したFR408HRと呼ばれる樹脂系用積層板の厚さをいくつか記載したリストです。このような情報はどの主要積層板製造業者からも入手できますし、Polar InstrumentのSI8000のようなインピーダンス計算ツールの材料ライブラリに通常含まれています。製造者がインピーダンス計算の実行に依拠している場合、従来の2ページのデータシートと併せてこの情報も保持していることが必要不可欠です。

 

誘電率データ

図3.6 DK対周波数DK 表の例

 

Isola Laminate製品のDK表

表3.1 Isola FR408HR積層板のDK表、Isola Laminates提供による表

 

表3.1は、2mil(50micron)から6mil(150micron)までの積層板の厚さをリストにしたものです。使用されているガラスクロスのタイプと樹脂含有率が含まれています。さらにDK測定周波数は、1MHzではなく100MHzから始まっています。製造者は通常これをインピーダンス計算に使用し、DKはその周波数以上で比較的安定しています。これが、PCBスタックアップを設計したり適切なインピーダンス計算を実行するために、技術者が最初に必要とする情報です。

 

インピーダンス計算

歴史的に、業界では計算式を使ってインピーダンスを計算しています。式3.5は、そのような計算式の1つです。伝送線路、表面マイクロストリップ、埋め込みマイクロストリップとストリップラインの3タイプに使用されてきた全ての計算式は、多くの基板テストを作り上げ、インピーダンスを測定し、寸法を測定するために基板を区分し、測定数を概算した計算式になるように曲線の当てはめをすることで開発されました。開発プロセスで使用された寸法に近いものと共にこの計算式が使用された場合、計算式はほどほどに的確です。残念ながら最近設計された基板の寸法は、ほとんどの場合範囲外です。その結果相当なエラーの可能性があり、また実際にエラーが発生します。

図3.7は、最も一般的なインピーダンス計算式である3つのインピーダンス予測と、マクスウェルの方程式の予測を使ったフィールドソルバーとを比較したグラフです。一定にしている寸法は、トレースの高さ5mil、トレースの厚さ1.4mil、誘電率4です。四角の付いた曲線は、計算式が予測したものです。ダイヤモンドが付いた曲線は、フィールドソルバーが予測したものです。多くのテストを実施し、予測されたインピーダンスとフィールドソルバー寸法から基板を製造した結果とが高い相関を持つフィールドソルバーの精度が解明されました。本稿著者は極めて一致率の高いフィールドソルバーの予測を用いて、数多くの基板を製造しました。つまり、計算式と比較するリファレンスとして優れているということです。

ご覧のように、2つのマイクロストリップ計算式(紫と赤)は、フィールドソルバーの結果とかなり異なっています。フィールドソルバーは全SIツールに不可欠な要素なので、インピーダンスを計算する際、計算式の代わりにフィールドソルバーを使用するべきです。

 

インピーダンス予測の図

図3.7 フィールドソルバーとインピーダンス予測計算式を比較

 

フィールドソルバーのヒント

フィールドソルバーの使用

 

層の配置

与えられた設計に対するパワープレーン、GNDプレーン、信号層の数が決定した時点でシグナルインテグリティールールが適合され、電源供給の要求を満たすようにそれらを設置することは、トレードオフの連続です。プレーン間キャパシタンスの必要性がある場合、GNDプレーンと電圧プレーンが互いに近い間隔になるように層を配置することは必須です。図3.8は、10層基板における配線層とパワープレーンキャパシタンス間のトレードオフの例です。図3.8の左側のスタックアップは6層ですが、1対のプレーンペアのみ間隔が狭くなっています。これは配線スペースに向いていますが、プレーン間キャパシタンスが必要な場合、電源供給にはあまり向いていません。右側のスタックアップは6層のみですが、こちらには2対のプレーンペアがあります。これはプレーン間キャパシタンスに向いていますが、配線スペースには向いていません。

 

基板を並べて比較

図3.8 10層基板の2つの例

 

上記どちらの場合も、2枚の外層を除き、信号層は全て積層板を挟んでプレーンと対になっています。外層が制御されたインピーダンストレースに使用された場合、許容差は埋め込まれた信号層ほど良くありません。

層の配置が決定したら、最小コストで最高の機能を実現するために、次のステップでは各誘電体層の厚さを選択します。クロストークを最小限に抑えるために、信号層とそのプレーンパートナーとの間のスペースのためのSI(シグナルインテグリティー)目標を満たす最も薄い積層板を選択することをお勧めします。次に、ターゲットインピーダンスを達成するのに必要なトレース幅を計算します。それから、ブレークダウン電圧の要求を満たすために、パワープレーン間のプリプレグの厚さを選択し、隣接したプレーンのボイドを十分な樹脂でふさぎます。これは通常単一のガラス層で、始めは3milの厚さですが、圧力をかけて約2.5milにします。

図3.8の右側の例には、まだ選択されていない3枚のプリプレグがあります。スタックアップの中央の1枚と、外層のすぐ下にある2枚です。(このスタックアップの外層は制御されたインピーダンス層として使用できないので、その下に横たわるプレーンの上の高さは重大ではありません。)この3スペース全ての厚さは材料を追加するために使われ、最終的に望ましい厚さにします。この3つの領域の厚さを変更しても、基板全体の機能にはほとんど影響はありません。

 

ドキュメンテーション

信号スピードが加速するにつれ、基板に対する要求もさらに複雑になってきます。要求されるものには、前述したように、またこのマニュアルの差動信号や電源供給の章で説明するように、制御されたインピーダンス、制御されたクロストーク、プレーン間キャパシタンス、ガラス織様式制御(glass weave style control)が挙げられます。

これらの理由から、必要とされるドキュメンテーションもまたさらに複雑になってきています。スタックアップ図には、過去のものよりも多くの情報を含む必要があり、ファブリケーションノートを拡大していく必要があります。図3.9は情報量の例で、この情報は基板が正しく製造されていることを保証するためのスタックアップ図に含まれていなければいけません。スタックアップ図にはインピーダンスの情報がないことが分かります。その他全ての要求も同様に満たされている必要があるからです。そのためスタックアップ図では、SI目標を満たす基板全体の横断面図を明記します。設計技術者はインピーダンスを含めたこれら全てを決定し、全体の横断面図を明記する必要があります。

 

製造ヒント付きスタックアップ図の例

図3.9 スタックアップ図の例

 

スタックアップ: ガイダンスが必要

 

ファブリケーションノートは、一般的に低速の設計に必要とされる情報よりも、多くの情報を含んでいなければいけません。表3.3は設計に必要なファブリケーションノートの代表例ですが、この設計では速さが不十分で、ガラス織様式や全体の伝搬損失の制御を要求できません。

 

高性能基板の典型的なファブリケーションノート

  • プリント回路基板#XXXXXXXの一般仕様を参照
  • これらの説明書の指示から逸脱する場合には、主任またはエージェントが書面によって承認すること
  • 材料: 設計に従い、スタックアップ図に記載の材料のみを使用
  • 基板積層: 全体の厚さ: 0.xxxx inch ±0.010inchまたは10%より小さい
  • 銅の重さ: 層のスタックアップ図を参照
  • 穴あけ: 提供のNCデータ(ドリルデータ)からのXY座標により、全ての穴を設置。ドリル穴と数量については、別紙ドリルテーブルを参照。パッドスタックは、表示のドリル穴用に設計。ドリルテーブルは、プレスフィットホール(Press-Fit hole)の特別なコールアウト(図内の引き出し線表記)を含む。ドリルサイズを変更しないこと
  • 特に指示がない限り、最小2milのアニュラリング。ノート20も参照
  • 銅めっき: ホール壁の銅めっきは、最低0.001inch(ドリルサイズ - 0.002inch)
  • 露出した銅の全てをニッケルで電気めっきし、その上に金で電気めっきする。最低150micro-inchのニッケル上に、5 ~ 15micro-inchの金(ニッケルと金の間にパラジウムを加えてもよい)。特別な場合、浸漬銀を加えてもよい
  • ソルダーマスク: 特に指示がない限り、感光性液状ソルダーマスクをベア銅あるいは金/ニッケルめっきに適用。色 - 緑
  • マーキング/シルクスクリーン: 非伝導性白色インクを使用
  • 底部あるいは反対側に、サプライヤーIDおよび日付けコードを記す
  • 内側およびスロットは全て、半径0.062±0.005inch以下
  • 事前の承諾なしに、フィルムの修正をしないこと。例外についてはノート16と20を参照
  • 製造図に示すように、基板エッジの片側の各層に銅ストライプをプロットしてもよい。PCBをパネルから取り外す際、この「スタッキングストライプ」は露出するよう意図されている。 スタッキングストライプを除去/修正してはいけない
  • 基板の製作前に、CADネットリストとガーバーデータから生成されたネットリストを比較。基板の製造前に違いを解消する
  • 非機能パッドを全ての内層から削除
  • 導体: 幅とスペース: ガーバーデータに応じて作成。しかし基板の製作前に、製造図データセットテーブルの幅と比較し、違いを解消すること。ガーバーのトレース幅は、仕上がりトレース幅。内層上の幅の精度を、±0.0005inchに仕上げること。外層上の幅の精度を、±0.001inchに仕上げること。明記した仕上げトレース幅を達成するために、製造者はアートワークフィルム用トレース幅に製造の許容差を加えてもよい
  • これは、制御された横断面PCBである。組み立ての完成において妥当な結果を確実にするために、全ての製造指示書に従う必要がある。全てのトレースを、ガーバーファイルに明記された幅にエッチングする。製造図の層スタックアップ横断面に、絶縁体の厚さを全て明記する
  • 最初の納品時、積層板の選択に使用するスタックアップシートの写しと、全ての積層板の寸法を備えたスタッキングストライプの500倍表示を含める
  • トレースの引き出し部分にある23mil以下のスルーホールパッドのみ、ティアドロップを付ける。23milパッドには、パッドの中心から3milの場所にもう1つの23milパッドオフセットを作成する
  • 外層のThievingにより、均一なめっきを保証する。Thievingは外層上の他の銅機能から0.100inch以上離れている必要があり、外層の真下にある第1番目の埋め込み信号層上のトレースから0.100inchの範囲内にあってはいけない。Thievingパターンはサプライヤーの判断によるもので、またソリッド銅であってはいけない
  • 誘電体層の寸法および基板から突出している5milトレースの銅の厚さと幅は、500倍率のスタッキングストライプを使用した各ロットのPCB上で測定する。最初の納品時、基板の製造に使用したプロセスカードの写しを含めた報告書を提出する。プロセスカードには、製造で使用した積層板が表示されている
  • 実際のドリル穴の位置とCADデータとの差は、0.005inch TIR(Total Indicator Reading)を越えてはいけない
  • BGA側から12 milのビアを、エポキシ、LPIソルダーマスクの順でキャップする必要がある。反対側のソルダーマスクのビアパッドへの侵入は、ドリル径上0.008inchである

 

基板を検証することで正しく製造

製造プロセスにおいて、失敗する可能性のある部分はたくさんあります。問題例としては、トレースが誤ったインピーダンスである、層の順序が間違っている、誘電体が間違った厚さである、ガラス織り様式が間違っている、などが挙げられます。基板が正しく製造されているかを判断するのに非破壊的な方法を用いなければ、このような問題は組立て後にしか発見されないため、手遅れとなってしまいます。検収時に確認できるように、ある種のテスト構造を加える必要があります。本稿著者は、次の2つについて必要性を学びました。各信号層でのインピーダンステストトレースと、基板のエッジに沿ってプロットされたスタッキングストライプで、製造パネルから基板が切り離されたときに目視で確認できます。図3.10はその構造を示しています。

これらテスト構造の扱い方法についての説明は、表3.3のファブリケーションノートのノート14と22をご参照ください。

テスト構造図

図3.10 テスト構造の例

 

人によっては、スタッキングストライプの追加は余分なステップであって、必要ないと思うかもしれません。図3.11は2層基板のスタッキングストライプを表示していますが、これには間違った順序の層が入っています。層11があるべき場所に層22があり、層22があるべき場所に層11があります。検収時にこのエラーが観察の鋭い人によって発見されなかった場合、何千ドルもの部品がこの基板上に組み立てられてしまい、正常に機能しません。何がおかしいのか誰にも判断できないのです。

 

基板層の失敗

図3.11 してはいけないこと

 

ブラインドビア、ベリードビア、ビルドアップ

ビルドアップは、積層プロセスのステップを複数回繰り返して層を加えていくプリント基板製造方法です。この方法により、高密度な基板の両面でコンポーネントを使用することが可能になります。高密度な基板では、PCBの反対面にある実装パッドにぶつかることなく、基板を貫通させてコンポーネントのリード穴をあけることは不可能です。ブラインド及び/又はベリードビアを使用し、多くの接続を形成します。図3.12は、ビルドアップ基板で使用することができる様々な種類のブラインドビアやベリードビアを示しています。最も一般的なビルドアップ基板は、携帯電話で使用されています。6層のコア基板は、前に説明した標準的なフォイルラミネーションを使用して製造されます。プリプレグ1枚をフォイルシートと併せてコアの各側面に加え、この組み合わせを積層します。2枚の外層から次の層へとドリルダウンすることで、ブラインドビアを形成します。このプロセスを何度も繰り返すことで、各コンポーネントの全信号ピンと全電源ピンへの接続を形成できるようになり、その結果「ビルドアップ」基板ができあがります。

ブラインドビアやマイクロビアとは何かについて、ある程度整理しておく必要があります。マイクロビアという用語は、ブラインドビアを説明する際にもよく使われますが、これらは必ずしも同じとは限りません。 IPCの定義によると、マイクロビアは直径8 mil(200micron)のドリル穴で、スルーホールビアの場合もあればブラインドビアの場合もあります。ブラインドビアは基板の片側から始まるビアあるいは穴ですが、直径の大きさによらず貫通していません。 ベリードビアは基板の内側にあり、どちらの側面にも露出していません。

 

コストテーブル

基板の最終コストは、いくつかの要因によって変わります。これらの要素には、層数、めっき条件、全部の穴を形成するために実行される全作業数が含まれます。積層技術を採用すると、ブラインドビアの追加により、与えられた特定の層数に対してコストが増加することは明らかです。表3.4は、層が追加されたり、ブラインドビアや多層積層ステップなどの2次的な作業が追加されることで、基板のコストがどのように上昇するのかを示しています。ここに示された全ての作業に関連している多くの製造者によって蓄積されたデータです。ビルドアップやブラインドビアのようなステップを追加することで、コストが急増することが分かります。

 

コストと製造作業数

表3.4 コスト対層数、Nechan NaickerおよびNCAB Group提供による表

 

ビルドアップ技術の理解におけるヒント

ビルドアップ技術の理解

 

THIEVING

thievingのテーマは通常、プリント基板製造について説明する際に取り上げられます。またthievingは通常、これが何なのか、いつ使われるのか、誰がthievingを加えるのか、どこに加えるかについて混乱を伴います。表3.3のノート21により、製造者はthievingを追加できるようになり、またどこに追加すればよいのか理解できるようになります。

図3.12は製造者がthievingを加えた例です。銅の小さな点があり、基板上のどの回路にも接続されていないことが分かります。この点は穴やパッド上に銅をめっきする前に製造者が加えたもので、銅をより均一に分布することができるため、めっき電流が表面全体で均一になり、どの機能にも同量の銅を用いることができます。主な考慮事項は、プレスフィットコネクタが挿入される穴です。通常、これらの穴における許容差はとても小さいためです。

 

外層の画像

図3.12 典型的なthieving

 

GROUND FLOODING

基板の多層積層の初期には、信号層の不必要なスペースを埋めるという手法が使われていました。製造者は多くの場合、プレス機の開口部にPCBをいくつかスタックし、薄いボール紙で仕切っていました。プレスサイクル中、信号層の空間のような銅が少ない領域は、基板の他の領域に比べ、薄く伸ばされていました。そのために表面が不均一になり、ピン数の多いBGAのはんだ付けが難しくなることがありました。当時の解決法は、信号層に銅を加えPCBを「銅でバランスを取る」ことでした。この銅は通常GNDと接続されていたため、ground floodingと呼ばれました。

プレーンペア間の制御されたインピーダンス基板の出現によりこの手法は用いられなくなり、銅充填に代わって、隣接した層のトレースインピーダンスが用いられるようになりました。ステンレス鋼の薄いシートを各基板スタックアップの間に挿入する、または各プレス開口部にスタックアップを1つだけ挿入することで、凹凸に対する問題は解決されました。ground floodingはもう必要ありません。

 

ground floodingについての更新情報

信号層のground floodingの使用を中止

 

Altium Designerは、PCBスタックアップの設計において専門家が推奨するプリント基板設計ツールです。こちらをクリックしてぜひ無償評価版をご体験ください。また、ゲストスピーカーのLee Ritchey氏のOnTrack Podcastのエピソードは以下リンクよりご覧いただけます。

1980年代半ば、その当時使用されていた論理回路タイプの中で最も一般的だったTTLが十分な速度にな

About the Author

Lee Ritchey


Lee Ritchey is considered to be one of the industry’s premier authorities on high-speed PCB and system design. He is the founder and president of Speeding Edge, an engineering consulting and training company. He conducts on-site private training courses for high technology companies and also teaches courses through Speeding Edge and its partner companies.

In addition, Lee provides consulting services to top manufacturers of many different types of technology products including Internet, server, video display and camera tracking/scanning products. He is currently involved in characterizing materials for ultra high speed data links used throughout the Internet.

Prior to founding Speeding Edge, Ritchey held a number of hardware engineering management positions including Program Manager for 3Com Corporation in Santa Clara and Engineering Manager for Maxtor. Previously, he was co-founder and vice president of engineering and marketing for Shared Resources, a design services company specializing in the design of high-end supercomputer, workstation and imaging products. Earlier in his career, he designed RF and microwave components for the NASA Apollo space program and other space platforms.

Ritchey holds a B.S.E.E. degree from California State University, Sacramento where he graduated as outstanding senior. In 2004, Ritchey contributed a column, “PCB Perspectives” which appeared on a monthly basis in the industry-renowned trade publication, EE Times.

Follow on Linkedin More Content by Lee Ritchey
Previous Article
高密度相互接続の導入
高密度相互接続の導入

このブログでは、極めて複雑なプリント基板、高密度相互接続(HDI)を設計するために必要な高度設計アプローチと製造プロセスについて解説します。

Next Article
HDIをめぐる競争: VeCS
HDIをめぐる競争: VeCS

HDIのエキスパートであるHappy Holden氏のブログから、垂直導電構造またはVeCSについて学んでください。